1 2 3 4 5 6 7 8 9 10

Асинхронний RS-тригер. В залежності від логічної структури розрізняють RS-тригери з прямими і інверсними входами. Їхні схеми і умовні позначення наведені на рисунку 4. Тригери такого типу побудовані на двох логічних елементах: 2АБО-НІ - тригер з прямими входами (рисунок 4, а), 2І-НІ - тригер з інверсними входами (рисунок 4, б). Вихід кожного з елементів під'єднаний до одного з входів іншого елемента, що забезпечує тригеру два стійких стани. Наведена таблиця 1.1 істинності для кожного з цих тригерів.

Рисунок 4 - Схеми та умовні позначення RS-тригерів

aftvin

Таблиця 1 - Таблиці істинності асинхронних RS-тригерів

S R

1

1

1

1 1

1

1

1 0

1

1

1

1 1

1

1

1

0 0

1

*

1

1

* 1

1

*

1

* 0

1

1

1

1 1

1

1

1 0

1

1

1

1 1

1

1

1

0 1

*

1

*

0 0

1

*

1

1

*

1

В таблиці 1 Qt і Q't позначають рівні, які були на виході тригера до подачі на його входи так званих активних рівнів. Активним називають логічний рівень, що діє на вході логічного елемента і однозначно визначає логічний рівень вихідного сигналу (незалежно від логічних рівнів, що діють на інших входах). Для елементів АБО-НІ за активний рівень приймають високий рівень, а для елементів І-НІ - низький рівень. Рівні, подача яких на один з входів не призводить до модифікації логічного рівня на виході елемента, називають пасивними. Рівні Qt+1 і Q't+1 позначають логічні рівні на виході тригера після подачі інформації на його входи. Для тригера з прямими входами Qt+1=1 при S=1 і R=0; Qt+1=0 при S=0 і R=1; Qt+1=Qt при S=0 і R=0. При R=S=1 стан тригера буде невизначеним (*), бо під час дії інформаційних сигналів логічні рівні на виході тригера однакові Qt+1=Q't+1, а після закінчення їхньої дії тригер може рівноймовірно прийняти будь-який із стійких станів. Тому така комбінація є забороненою.

Режим S=1, R=0 називають режимом запису 1 (бо Qt+1=1); режим S=0 і R=1 - режимом запису 0. Режим S=0, R=0 називається режимом зберігання інформації, бо інформація на виході залишається незмінною. Для тригера з інверсними входами режим запису логічної 1 реалізується при S=0, R=1, режим запису логічного 0 - при S=1, R=0. При S=R=1 забезпечується зберігання інформації. Комбінація S=R=0 є забороненою.

Тактовий D-тригер. Він має інформаційний вихід і вхід синхронізації. Одна із можливих структурних схем однотактного D-тригера і його умовне позначення наведені на рисунку 5.

Рисунок 5 - Схема та умовне позначення тактового D-тригера

Якщо рівень сигналу на вході С=0, стан тригера стійкий і не залежить від рівня сигналу на інформаційному вході. При цьому на входи RS-тригера з інверсними входами (елементи 3 і 4) надходять пасивні рівні (S=R=1). При подачі на вхід синхронізації рівня С=1 інформація на прямому виході буде повторювати інформацію, що подається на вхід D. Таким чином, при С=0 Qt+1=Qt, а при С=1 Qt+1=D(таблиця 2).

Таблиця 2 - Таблиця істинності тактового D-тригера

D

1

1 0

1

1 0

1

1

Тут Qt означає логічний рівень на прямому виході до подачі імпульсу синхронізації, a Qt+1 - логічний рівень на цьому виході після подачі імпульсу синхронізації.

В такому тригері відбувається затримка сигналу на виході по відношенню до сигналу, поданого на вхід, під час паузи між синхросигналами. Для стійкої роботи тригера необхідно, щоб протягом синхроімпульса інформація на вході була незмінною.

Тактові D-тригери можуть бути з потенційним і динамічним управлінням. У перших з них інформація записується протягом часу, при якому рівень сигналу С=1. В тригерах з динамічним управлінням інформація записується тільки протягом перепаду напруги на вході синхронізації. Динамічні входи зображають на схемах трикутником. Якщо верхівка трикутника звернута в сторону мікросхеми, то тригер «спрацьовує» по фронту вхідного імпульсу, якщо від неї - по зрізу імпульсу. В такому тригері інформація на виході може бути затримана на один такт по відношенню до вхідної інформації.

Лічильний Т-тригер (рисунок 6). Його називають також тригером зі лічильним входом. Він має один вхід керування Т і два виходи Q і Q'. Інформація на виході такого тригера змінює свій знак на протилежний при кожному позитивному (або при кожному негативному) перепаді напруги на вході. В серії мікросхем, що випускаються, Т-тригерів, як правило, немає. Але тригер такого типу може бути створений на базі тактового D-тригера, якщо його інверсний вихід з'єднати з інформаційним входом. Як видно з діаграми, частота сигналу на виході Т-тригера в два разу нижче частоти сигналу на вході, тому такий тригер можна використовувати як подільник частоти і двійковий лічильник.

Рисунок 6 - Лічильний тригер

В серіях мікросхем, що випускаються, є також універсальні JK-тригери. При відповідному під'єднанні вхідної логіки JK-тригер може виконувати функції тригера будь-якого іншого типу.

Умовні графічні позначення тригерів на принципових схемах наведені на рисунку 7.

1 2 3 4 5 6 7 8 9 10